逻辑哲学论pdf:基于FPGA的多种形式分频的设计与实现 要过程调用的那种谁会编程

基于FPGA的多种形式分频的设计与实现 要过程调用的那种谁会编程
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基于FPGA的多种形式分频的设计与实现

分频器是数字系统设计中的基本电路，根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，有时要求非等占空比。在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单。但对半整数分频及等占空比的奇数分频实现较为困难。本文利用VHDL硬件描述语言，通过QuartusⅡ3.0开发平台，使用Altera公司的FPGA，设计了一种能够满足上述各种要求的较为通用的分频器。

一、电路设计

采用FPGA实现半整数分频器，可以采用以下方法：设计一个模N的计数器，再设计一个脉冲扣除电路，每来两个脉冲扣除一个脉冲，即可实现分频系数为N-0.5的分频器。脉冲扣除电路由异或门和一个2分频器构成。本设计在半整数分频器原理的基础上，对异或门加一个使能控制信号，通过对异或门和计数器计数状态值的控制，实现同一个电路完成多种形式分频，如图1所示。

二、VHDL语言的实现

现通过设计一个可以实现8.5分频，等占空比的17分频，2、4、8、16、32分频，及占空比为1∶8和4∶5的9分频等多种形式分频的分频器，介绍该通用分频器的FPGA实现。
1．模N计数器的实现
2．带使能控制的异或门的实现
3．2分频（触发器）的实现
4．分频器的实现
本设计采用层次化的设计方法，首先设计实现分频器电路中各组成电路元件，然后通过元件例化的方法，调用各元件，实现整个分频器。其VHDL语言略。

三、仿真结果及硬件电路的测试

本设计的目的是通用性和简易性，只要对上述程序稍加改动即可实现多种形式的分频。

1．实现8.5分频和等占空比的17分频

只要将上述程序中，调用计数器模块时端口qa、qb、qc匹配为open状态，同时置xor_en为高电平即可。从编译报告看出总共占用8个逻辑单元（logic elements），其仿真波形如图2～4所示。

由图中qxiao和clk的波形可以看出，每隔8.5个时钟周期，qxiao信号产生一个上升沿，从而实现分频系数是8.5的分频，同时在qzheng端得到等占空比的17分频。设clk为170MHz，则qxiao输出为20MHz，qzheng输出为10MHz。

2．实现占空比为1∶8和4∶5的9分频

只要上述程序的xor_en置低电平即可在qxiao输出占空比为1∶8的9分频信号；在qzheng2输出占空比为4∶5的9分频信号。同样仅占8个逻辑单元（logic elements）。仿真波形如下。
3．实现等占空比的2、4、8、16和32分频
只要将上述程序中的xor_en置为低电平，同时将计数器模块的计数最大值设为16即可。仿真波形如下。
由此可见，只要稍微改变计数器的计数状态值，对异或门进行选通控制，即可实现上述多种形式的分频。本设计在Altera公司的EP1K50QC208-3构成的测试平台上测试通过，性能良好。

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